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Altera FPGA設(shè)計技術(shù)培訓(xùn)

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        2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
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培訓(xùn)對象
課程適合于使用FPGA器件進(jìn)行科研、教學(xué)和產(chǎn)品開發(fā)的工程師、教師等工程技術(shù)人員，也適合于相關(guān)專業(yè)領(lǐng)域的研究生和高年級本科生。
培訓(xùn)大綱
專題一：Altera器件高級特型和工具使用進(jìn)階
主要內(nèi)容如下：
Altera器件高級特性與應(yīng)用：
√ 時鐘管理
√ 片內(nèi)存儲器
√ 數(shù)字信號處理單元
√ 高級差分接口
√ 高速串行收發(fā)器等。
√ Quartus II工具使用進(jìn)階
√ LogicLock設(shè)計方法
√ 增量編譯方法等
Altera FPGA設(shè)計方法和流程：
√ Altera FPGA的標(biāo)準(zhǔn)設(shè)計流程
√ 用Modelsim進(jìn)行FPGA前仿真和后仿真
√ 如何根據(jù)性能要求進(jìn)行FPGA設(shè)計，包含接口定義，資源評估等
專題二：FPGA復(fù)雜邏輯設(shè)計和驗證
FPGA以其高度的定制化和并行化的特征被用來滿足越來越復(fù)雜的系統(tǒng)設(shè)計，在尖端科技領(lǐng)域FPGA的應(yīng)用隨處可見，比如數(shù)字信號處理與特殊算法的應(yīng)用，視頻編解碼系統(tǒng)等。然而復(fù)雜FPGA系統(tǒng)設(shè)計需要我們建立起一套更加有效的設(shè)計與驗證方法。本專題將從數(shù)據(jù)占優(yōu)和控制占優(yōu)系統(tǒng)兩個方面對上述問題進(jìn)行討論。
√ FPGA設(shè)計原則：重定時，流水線，并行結(jié)構(gòu)，乒乓結(jié)構(gòu)等
√ FPGA仿真和設(shè)計驗證技巧，包含可綜合RTL設(shè)計和FPGA的testbench設(shè)計
√ FPGA復(fù)雜邏輯與算法實現(xiàn)基本結(jié)構(gòu)：數(shù)據(jù)通路與控制單元
√ 有限狀態(tài)機(jī)設(shè)計的流程和方法
√ 以數(shù)字信號處理技術(shù)為代表的數(shù)據(jù)占優(yōu)系統(tǒng)設(shè)計和實例分析（CORDIC，F(xiàn)IR，F(xiàn)FT，數(shù)據(jù)適配器等）
√ 控制占優(yōu)系統(tǒng)設(shè)計和實例分析（SPI接口，I2C，UART等)
專題三：FPGA高邏輯設(shè)計與Datapath設(shè)計
本專題介紹基于ASM與ASMD的邏輯設(shè)計方法，該設(shè)計方法極大簡化了狀態(tài)機(jī)的設(shè)計，被廣泛用于算法狀態(tài)機(jī)。同時通過對于流水線設(shè)計的講解幫助學(xué)員理解如何通過規(guī)范化的流程與分析進(jìn)行狀態(tài)機(jī)的優(yōu)化。
√ 基于ASM的狀態(tài)機(jī)設(shè)計與基于ASMD的算法狀態(tài)機(jī)設(shè)計
√ 流水線的劃分與優(yōu)化
√ 算法設(shè)計示例
專題四：FPGA高級接口與系統(tǒng)協(xié)同設(shè)計
FPGA一個重要的任務(wù)就是與各種模擬、數(shù)字外設(shè)進(jìn)行接口，F(xiàn)PGA提供幾乎工業(yè)界所有接口的實現(xiàn)。接口設(shè)計也常常是FPGA設(shè)計當(dāng)中大的挑戰(zhàn)之一。同時通過FPGA與DSP處理器或者外部控制器如USB、以太網(wǎng)等芯片的接口設(shè)計也是在系統(tǒng)級設(shè)計中越來越關(guān)注的問題。特別是與DSP的整合設(shè)計，已經(jīng)成為FPGA設(shè)計中一個專門的課題。
√ 高速并行接口與緩存設(shè)計（ADC、DAC、LCD、Camera）
√ 高速差分接口與高速串行收發(fā)器設(shè)計（LVDS與RapidIO）
√ FPGA的USB與以太網(wǎng)接口實例
√ FPGA的PCIe設(shè)計實例
√ FPGA與DSP處理器的接口設(shè)計
專題五：FPGA時序分析、約束與優(yōu)化
“好的時序電路不是仿真出來，而是通過RTL設(shè)計和時序約束出來的”，時序分析和約束是設(shè)計FPGA高速處理系統(tǒng)中必不可少的一部分。本專題討論通過Quartus設(shè)計工具進(jìn)行時序約束設(shè)計，同時講解異步時鐘域信號的處理技術(shù)。通過對于整個時序優(yōu)化過程的講解，幫助學(xué)員建立完整的時序設(shè)計與優(yōu)化概念。
√ 靜態(tài)時序分析基礎(chǔ)：包含建立時間，保持時間，時鐘偏斜，Recovery和Removal等
√ 異步時鐘域信號處理技術(shù)：亞穩(wěn)態(tài)解決方法
√ FPGA中存在的時序問題和解決方法
√ 使用Quartus工具進(jìn)行時序約束設(shè)計：包含輸入時序約束、寄存器到寄存器時序約束、輸出時序約束等
√ 設(shè)計實例分析：異步時鐘域信號的處理方法
√ 設(shè)計實例分析：怎樣用QuartusII時序分析工具進(jìn)行時序約束，從而加速流水線
專題六：FPGA嵌入式系統(tǒng)開發(fā)
隨著FPGA技術(shù)的發(fā)展，在FPGA上實現(xiàn)可編程片上系統(tǒng)（SOPC）在技術(shù)上已成為可能。基于FPGA的SOPC系統(tǒng)開發(fā)已成為目前FPGA應(yīng)用的一個熱點。Altera提出的SOPC理念為復(fù)雜的FPGA設(shè)計開辟了嶄新的道路，在可控的資源占用前提下SOPC整合了大量資源，極大方便了設(shè)計者。而Qsys則將這一設(shè)計理念進(jìn)一步發(fā)揚(yáng)，不僅僅針對軟核處理器，對于各類系統(tǒng)級設(shè)計，Qsys都給出了非常好的解決方案。這為更加復(fù)雜的系統(tǒng)級設(shè)計提供了嶄新的途徑。這一理念統(tǒng)一了設(shè)計接口，幫助設(shè)計團(tuán)隊在FPGA內(nèi)部甚至是FPGA外部更好地協(xié)調(diào)、重用設(shè)計。
√ Altera SOPC與Qsys
√ NIOS II軟核處理器及其應(yīng)用
√ Altera SOPC與Qsys接口設(shè)計
√ 基于Qsys與NIOS II設(shè)計實驗