課程背景 |
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片上可編程系統(tǒng)（System On Programmable Chip，SOPC）已經(jīng)成為嵌入式系統(tǒng)的發(fā)展方向。本書(shū)介紹基于源代碼開(kāi)放的OpenRisc1200（以下簡(jiǎn)稱OR1200）軟核處理器的SOPC設(shè)計(jì)方法。本書(shū)分為兩部分，第一部分介紹OR1200軟核處理器的架構(gòu)和配置、Wishbone總線的標(biāo)準(zhǔn)及OR1200軟核處理器軟硬件開(kāi)發(fā)環(huán)境的建立；第二部分以具體實(shí)例說(shuō)明如何使用OR1200軟核處理器完成嵌入式設(shè)計(jì)，其中包括：調(diào)試接口的實(shí)現(xiàn)、OR1200控制片內(nèi)存儲(chǔ)器和I／O、串口、SDRAM、外部總線、以太網(wǎng)、LCD及SRAM；另外還介紹如何在OR1200上運(yùn)行嵌入式Linux，并針對(duì)第二部分給出部分源代碼。 |
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培養(yǎng)對(duì)象 |
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具備一年左右的FPGA系統(tǒng)或者硬件系統(tǒng)開(kāi)發(fā)設(shè)計(jì)經(jīng)驗(yàn)的工程師，或者具有一定基礎(chǔ)的電子類專業(yè)的大學(xué)生和研究生，對(duì)SOPC或OR1200軟核處理器感興趣的。 |
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入學(xué)要求 |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
◆已經(jīng)參加過(guò)FPGA應(yīng)用設(shè)計(jì)初級(jí)班的學(xué)習(xí)，或者了解FPGA的開(kāi)發(fā)設(shè)計(jì)流程；
◆具備一定的FPGA設(shè)計(jì)基礎(chǔ)，熟悉VHDL或者Verilog
HDL語(yǔ)言。
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
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班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
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堅(jiān)持小班授課，為保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，每期人數(shù)限3到5人。 |
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時(shí)間地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：OpenRisc班開(kāi)課：2025年8月18日..用心服務(wù)..........--即將開(kāi)課--........................(歡迎您垂詢，視教育質(zhì)量為生命！)
本課程每期班限額5名，報(bào)滿即停止報(bào)名，請(qǐng)?zhí)崆霸诰�或電話預(yù)約
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學(xué)時(shí)和費(fèi)用 |
☆資深工程師授課
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新優(yōu)惠 |
| ◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。
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質(zhì)量保障 |
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1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
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師資團(tuán)隊(duì) |
◆【趙老師】
FPGA課程金牌講師，項(xiàng)目經(jīng)驗(yàn)非常豐富，15年FPGA/DSP系統(tǒng)硬件開(kāi)發(fā)工作經(jīng)驗(yàn)。熟悉整個(gè)EDA設(shè)計(jì)流程，熟練使用Alter、Xinlinx,ModelSim開(kāi)發(fā)工具，精通Verilog
HDL語(yǔ)言和VHDL語(yǔ)言，精通Nios II EDS/SOPC、、IP核、PCI PLX 9054數(shù)據(jù)采集卡等開(kāi)發(fā)。
◆【陳老師】
資深FPGA開(kāi)發(fā)工程師,FPGA培訓(xùn)課程金牌講師，有8年的FPGA和DSP系統(tǒng)硬件開(kāi)發(fā)經(jīng)驗(yàn),近4年來(lái)一直從事視頻和圖像處理領(lǐng)域的高速DSP系統(tǒng)硬、軟件和FPGA系統(tǒng)的設(shè)計(jì)和開(kāi)發(fā)，具有非常豐富的高速系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，精通TI公司的C6000系列高速DSP和Altera公司的全系列FPGA/CPLD。
更多師資力量請(qǐng)參見(jiàn)曙海師資團(tuán)隊(duì)，請(qǐng)點(diǎn)擊這兒查看。 |
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課程進(jìn)度安排 |
課程大綱 |
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第1部分 SOPC及常用軟核處理器概述
1.1 從SoC到SOPC
1.3 常用軟核處理器概述
1.2.1 LEON系列
1.2.2 Altera公司的NiosII
1.2.3 OpenCores組織的OpenRisc系列
第2部分 OR1200軟核的配置
2.1 OR1200軟核的架構(gòu)
2.2 OR1200軟核的組成
2.3 OR1200軟核的配置
第3部分 Wishbone片上總線
3.1 Wishbone總線概述
3.2 Wishbone總線信號(hào)和時(shí)序
3.2.1 Wishbone總線信號(hào)
3.2.2 Wishbone總線循環(huán)
3.2.3 Wishbone互連接口、結(jié)構(gòu)及工作原理
3.2.4 Wishbone主設(shè)備和從設(shè)備模型
第4部分 軟件開(kāi)發(fā)工具的安裝和使用
4.1 GNU交叉編譯環(huán)境的組成和建立
4.1.1 交叉編譯
4.1.2 binutils
4.1.3 GCC
4.1.4 GDB
4.1.5鏈接描述文件
4.2 make和Makefile的使用
4.2.1 Makefile的基本結(jié)構(gòu)
4.2.2 Makefile的變量
4.2.3 隱含規(guī)則
4.2.4 make的命令行選項(xiàng)
4.3 加深對(duì)Makefile的理解
4.3.1 匯編語(yǔ)言
4.3.2 C語(yǔ)言
4.4 ORlk系列CPU的體系結(jié)構(gòu)模擬器orlksim
第5部分 片內(nèi)存儲(chǔ)器和I／O控制器的設(shè)計(jì)
5.1 FPGA內(nèi)部的RAM塊資源
5.1.1 RAM塊的使用
5.1.2 CyelonelI的RAM塊
5.1.3 單口RAM塊的描述方法
5.1.4 簡(jiǎn)單雙口RAM塊的描述方法
5.1.5 單口ROM塊的描述方法
5.2 I／O控制器的結(jié)構(gòu)和功能
5.2.1 通用I／O控制器
5.2.2 簡(jiǎn)I／O控制器
5.3 ORP概念及其定義
5.4 設(shè)計(jì)與Wishbone兼容的RAM和ROM模塊
5.4.1 RAM模塊
5.4.2 ROM模塊
5.5 簡(jiǎn)I／O控制器及綜合結(jié)果分析
5.5.1 簡(jiǎn)I／O控制器
5.5.2 綜合結(jié)果分析
5.6 小系統(tǒng)的建立、編譯和仿真
5.6.1 小系統(tǒng)的建立
5.6.2 編寫(xiě)程序
5.6.3 仿真
第6部分 Debug接口的實(shí)現(xiàn)
6.1 JTAG原理和標(biāo)準(zhǔn)
6.1.1 JTAG簡(jiǎn)介
6.1.2 基本單元
6.1.3 總體結(jié)構(gòu)
6.1.4 TAP狀態(tài)機(jī)
6.1.5 應(yīng)用
6.2 調(diào)試模塊的結(jié)構(gòu)及其與OR1200的連接方法
6.2.1 DBGI簡(jiǎn)介
6.2.2 DBGI結(jié)構(gòu)
6.2.3 I／O端口
6.2.4 內(nèi)部寄存器
6.2.5 鏈結(jié)構(gòu)
6.2.6 未來(lái)發(fā)展
6.3 DBGI的集成和板級(jí)功能仿真
6.3.1 DBGI的集成
6.3.2 板級(jí)功能仿真
6.4 GDB、JTAG、GDBServer、orlksim的工作原理
6.4.1 GDB
6.4.2 GDB和JTAG Server
6.4.3 GDB和GDBServer
6.4.4 GDB和orlksim
6.4.5 JTAG協(xié)議
6.5 使用GDB和JTAG Server進(jìn)行Debug接口的調(diào)試
6.6 使用DDD進(jìn)行可視化調(diào)試
第7部分 UARTl6550內(nèi)核的結(jié)構(gòu)和使用
7.1 UART的概念、功能和發(fā)展
7.2 UART的通信模式、數(shù)據(jù)格式和流控制
7.2.1 通信模式
7.2.2 數(shù)據(jù)格式
7.2.3 流控制
7.3 工業(yè)標(biāo)準(zhǔn)UART 16550
7.3.1 特性
7.3.2 接口和結(jié)構(gòu)
7.3.3 寄存器
7.4 兼容16550的UART IP Core
7.5 OR1200的異常和外部中斷處理
7.6 集成帶有UART的系統(tǒng)
7.6.1 集成
7.6.2 編程
7.7 仿真帶有UART的系統(tǒng)
7.8 驗(yàn)證帶有UART的系統(tǒng)
第8部分 SDRAM的時(shí)序和控制器
8.1 SRAM與DRAM
8.1.1 SRAM
8.1.2 IS61LV25616
8.1.3 DRAM
8.1.4 SRAM和DRAM比較
8.2 SDRAM的內(nèi)部結(jié)構(gòu)和控制時(shí)序
8.2.1 結(jié)構(gòu)
8.2.2 命令和初始化
8.2.3 模式寄存器
8.2.4 Bank行激活
8.2.5 讀／寫(xiě)時(shí)序
8.2.6 自動(dòng)刷新
8.3 SDRAM控制器wb_sdram
8.4 集成和仿真存儲(chǔ)系統(tǒng)
8.4.1 存儲(chǔ)器模型
8.4.2 system_sdram.v
8.4.3 ar2000_sdram.v
8.4.4 ar2000_sdram_bench.v
8.4.5 結(jié)構(gòu)
8.4.6 仿真
8.5 驗(yàn)證存儲(chǔ)系統(tǒng)
第9部分 外部異步總線控制器的設(shè)計(jì)
9.1 異步總線控制器的結(jié)構(gòu)和功能
9.1.1 異步總線的組成
9.1.2 異步總線的讀／寫(xiě)時(shí)序
9.2 編寫(xiě)異步總線控制器
9.2.1 編寫(xiě)代碼
9.2.2 I／O端口
9.3 異步總線控制器的仿真
9.4 集成和仿真存儲(chǔ)系統(tǒng)
9.4.1 存儲(chǔ)器模型
9.4.2 system_eabus.v
9.4.3 ar2000_eabus.v
9.4.4 ar2000_eabus_bench.v
9.4.5 結(jié)構(gòu)
9.4.6 編程
9.4.7 仿真
第10部分 ORPMon的功能和實(shí)現(xiàn)
10.1 C語(yǔ)言函數(shù)接口
10.1.1 寄存器使用
10.1.2 堆棧幀
10.1.3 參數(shù)傳遞和返回值
10.2 ORPMon的基本功能及其實(shí)現(xiàn)方法
10.2.1 ORPMon
10.2.2 ORPMon基本工作原理
10.2.3 特殊功能寄存器操作
10.3 ORPMon的移植
10.3.1 源代碼
10.3.2 鏈接文件
10.4 ORPMon的仿真
10.5 ORPMon的運(yùn)行
10.6 使用Flash運(yùn)行ORPMon
第11部分 以太網(wǎng)控制器的結(jié)構(gòu)和Linux驅(qū)動(dòng)
11.1 以太網(wǎng)的CSMA／CD原理和MII接口
11.1.1 CSMA／CD
11.1.2 MII接口
11.1.3 CSMA／CD的幀接收和發(fā)送過(guò)程
11.2 OpenCores的以太網(wǎng)控制器
11.2.1 以太網(wǎng)控制器簡(jiǎn)介
11.2.2 以太網(wǎng)控制器的接口
11.2.3 以太網(wǎng)控制器的寄存器
11.2.4 緩沖描述符
11.3 以太網(wǎng)控制器的內(nèi)部結(jié)構(gòu)
11.3.1 控制器總體結(jié)構(gòu)
11.3.2 MII管理模塊
11.3.3 接收模塊
11.3.4 發(fā)送模塊
11.3.5 控制模塊
11.3.6 狀態(tài)模塊
11.3.7 寄存器模塊
11.3.8 Wishbone接口模塊
11.4 嵌入式Linux簡(jiǎn)介
11.5 對(duì)Linux進(jìn)行配置、修改、編譯、下載和運(yùn)行
11.6 使用0RPMon啟動(dòng)Linux
11.6.1 設(shè)計(jì)可以啟動(dòng)Linux的ORPMon
11.6.2 固化Linux
11.7 集成以太網(wǎng)控制器
11.7.1 system_eth.v
11.7.2 ar2000_eth.v
11.7.3驗(yàn)證以太網(wǎng)控制器
第12部分 LCD控制器的使用
12.1 OpenCores的VGA／LCD控制器
12.2 VGA／LCD控制器的接口與寄存器
12.2.1 VGA／LCD控制器的接口
12.2.2 VGA／LCD控制器的寄存器
12.3 VGA／LCD控制器的使用方法
12.3.1 視頻時(shí)序
12.3.2 像素色彩
12.3.3 帶寬需求
12.4 集成和仿真VGA／LCD控制器
12.5 驗(yàn)證VGA／LCD控制器
第13部分 SBSRAM的時(shí)序和控制器設(shè)計(jì)
13.1 SBSRAM控制器的結(jié)構(gòu)和功能
13.1.1 SBSRAM的概念
13.1.2 SBSRAM控制器的讀／寫(xiě)操作和時(shí)序
13.2 編寫(xiě)SBSRAM控制器
13.3 SBSRAM控制器的仿真
13.4 集成SSRAM控制器
13.4.1 system_ssram.v
13.4.2 ar2000_ssram.v
13.5 驗(yàn)證SSRAM控制器 |
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實(shí)驗(yàn)：
1、or1200 的GNU交叉編譯環(huán)境的組建
2、總線實(shí)驗(yàn)
3、一步一步建立32位CPU or1200
4、Modelsim仿真實(shí)驗(yàn)
4、Modelsim仿真實(shí)驗(yàn) |
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